BS IEC 62530-2:2023
System Verilog 通用驗(yàn)證方法語(yǔ)言參考手冊(cè)

System Verilog - Universal Verification Methodology Language Reference Manual

適用范圍: 本標(biāo)準(zhǔn)建立了通用驗(yàn)證方法學(xué)（UVM），一組應(yīng)用編程接口（API），定義了用于開發(fā)功能驗(yàn)證環(huán)境的模塊化、可擴(kuò)展和可重用組件的基礎(chǔ)類庫(kù)（BCL）。API和BCL基于SystemVerilog的IEEE標(biāo)準(zhǔn)IEEE Std 1800?。

術(shù)語(yǔ)	描述
代理 agent	用于模擬和驗(yàn)證被測(cè)設(shè)備（DUT）的抽象容器；代理封裝了驅(qū)動(dòng)器、序列器和監(jiān)視器。
組件 component	驗(yàn)證知識(shí)產(chǎn)權(quán)（VIP）的一部分，提供功能和接口。
驅(qū)動(dòng)器 driver	負(fù)責(zé)執(zhí)行或處理事務(wù)的組件，通常與被測(cè)設(shè)備（DUT）交互。
環(huán)境 environment	定義測(cè)試臺(tái)拓?fù)涞娜萜鲗?duì)象。
監(jiān)視器 monitor	被動(dòng)實(shí)體，采樣被測(cè)設(shè)備（DUT）信號(hào)但不驅(qū)動(dòng)它們。