IEC 62530:2021
系統(tǒng)級硬件描述語言. 統(tǒng)一硬件設(shè)計, 規(guī)范和鑒定語言
SystemVerilog - Unified Hardware Design, Specification, and Verification Language
- 標(biāo)準(zhǔn)號
- IEC 62530:2021
- 發(fā)布
- 2021年
- 總頁數(shù)
- 1320頁
- 發(fā)布單位
- 國際電工委員會
- 當(dāng)前最新
- IEC 62530:2021
- 引用標(biāo)準(zhǔn)
- IEEE 1800 IEEE Std 1364-2005 IEEE Std 1800-2005 IEEE Std 1800-2009 IEEE Std 1800-2012
- 代替標(biāo)準(zhǔn)
- IEC 91/1714/FDIS:2021 IEC 62530:2011
- 本體
- 驗證
- 適用范圍
- 本標(biāo)準(zhǔn)提供了IEEE 1800? SystemVerilog語言的語言語法和語義定義，這是一種統(tǒng)一的硬件設(shè)計、規(guī)范和驗證語言。標(biāo)準(zhǔn)包括對行為、寄存器傳輸級（RTL）和門級硬件描述的支持；測試平臺、覆蓋、斷言、面向?qū)ο蠛图s束隨機(jī)構(gòu)造；以及提供對外部編程語言的應(yīng)用程序編程接口（API）。
| 術(shù)語 | 描述 |
|---|---|
| SystemVerilog 3.1a SystemVerilog 3.1a | Accellera SystemVerilog 3.1a語言參考手冊，是IEEE Std 1800-2005的前身 |
| Verilog Verilog | IEEE Std 1364-2005 Verilog硬件描述語言（HDL） |
| 語言參考手冊 Language Reference Manual (LRM) | 描述Verilog或SystemVerilog標(biāo)準(zhǔn)的文檔 |
| 工具 Tool | 讀取SystemVerilog源代碼的軟件實現(xiàn)，如邏輯模擬器 |
| shall shall | 表示必須嚴(yán)格遵守的強(qiáng)制性要求（shall等于必須） |
| should should | 表示在幾種可能性中推薦的一種，但不排除其他可能性；或某種行動是首選但不是必需的（should等于建議） |
| may may | 表示在標(biāo)準(zhǔn)允許的范圍內(nèi)可以采取的行動（may等于可以） |
| can can | 用于表示可能性或能力的陳述（can等于能夠） |
IEC 62530:2021相似標(biāo)準(zhǔn)
IEC 62530:2011 系統(tǒng)級硬件描述語言.統(tǒng)一硬件設(shè)計,規(guī)范和鑒定語言
IEC 62530:2007 系統(tǒng)級硬件描述語言標(biāo)準(zhǔn).統(tǒng)一硬件設(shè)計、規(guī)范和鑒定語言
BS IEC 62530:2021 系統(tǒng)Verilog語言. 統(tǒng)一硬件設(shè)計, 規(guī)范和鑒定語言
BS IEC 62530:2011 系統(tǒng)Verilog語言.統(tǒng)一硬件設(shè)計,規(guī)范和鑒定語言.
ANSI/IEEE 1800:2009 系統(tǒng)Verilog語言標(biāo)準(zhǔn).統(tǒng)一硬件設(shè)計,規(guī)范和鑒定語言