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IEC 62530:2011*IEEE Std 1800:2011
IEEE/IEC 國際標準 SystemVerilog - 統(tǒng)一的硬件設計、規(guī)范和驗證語言

IEEE/IEC International Standard - SystemVerilog -- Unified Hardware Design, Specification, and Verification Language

被代替

標準號: IEC 62530:2011*IEEE Std 1800:2011
發(fā)布: 2011年
發(fā)布單位: 國際電工委員會
替代標準: IEC 62530:2021
當前最新: IEC 62530:2021

適用范圍: 該標準是兩個先前標準的合并：IEEE Std 1364?-2005 Verilog 硬件描述語言 (HDL) 和 IEEE Std 1800-2005 SystemVerilog 統(tǒng)一硬件設計、規(guī)范和驗證語言。 2005 SystemVerilog 標準定義了 2005 Verilog 標準的擴展。這兩個標準旨在用作一種語言。合并基礎 Verilog 網(wǎng)絡...

專題

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頁面更新時間: 2025-04-21 15:52

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